全部专辑

全部专辑

输入术语以搜索视频

主页
芯片设计与验证
半导体IP
在线课程
5G
云
人物采访
光学解决方案

AI SoC Chat: Original Mathematical IP Solutions for AI | AI SoC聊天：用与AI的原始数学IP方案

5:38

描述

相关视频

了解AI芯片组开发中有关原始数学功能（浮点和整数数学）的市场趋势和挑战，以及DesignWare IP是如何提供帮助。

查看更多

查看更少

分享

相关视频

在半导体IP

播放视频新思科技 UCIe-A IP 助力 AI 扩展，实现芯片间高速互联

新思科技 UCIe-A IP 助力 AI 扩展，实现芯片间高速互联

欢迎观看本演示，深入了解新思科技 UCIe IP 在先进制程工艺及 CoWoS 封装下，如何实现高可靠性的芯片间发射和接收链路，具备优异的眼图和极低的误码率（BER）。该 IP 支持 40Gbps 速率，并可扩展至 64Gbps，满足 AI 大规模扩展的需求。

0:59
播放视频新思科技在 2025 年台积公司 Symposium大会上展示基于 1 米 DAC 的长距 224G IP

新思科技在 2025 年台积公司 Symposium大会上展示基于 1 米 DAC 的长距 224G IP

观看新思科技 224G IP 在环回测试架构中通过 1 米 DAC 实现长距传输、展示卓越性能的演示。了解新思科技如何为超以太网Ultra Ethernet、UALink 和 1.6T 高速网络提供新一代解决方案。

1:27
播放视频新思科技与TeraSignal全球首发PCIe 6.x和112G光链路互操作演示

新思科技与TeraSignal全球首发PCIe 6.x和112G光链路互操作演示

在2025年OFC和DesignCon展会上，新思科技（Synopsys）与TeraSignal联合展示了PCIe 6.x和112G光链路互操作演示。该演示具有先进诊断、链路训练和实时眼图监测功能，这项尖端技术为先进芯片开发显著降低了风险。

2:12
播放视频新思科技与博通在 PCI-SIG DevCon 2025 上实现 PCIe 6.x 互操作性的里程碑

新思科技与博通在 PCI-SIG DevCon 2025 上实现 PCIe 6.x 互操作性的里程碑

观看新思科技PCIe 6.x IP 解决方案（包含 PHY 和控制器）与博通交换机如何实现 64 GT/s速率的互操作性。该演示重点介绍了采用新思科技和博通技术的产品如何降低设计风险并加快 AI/HPC 部署速度。

2:31
播放视频 First USB4 v2 PHY IP Receiver Unveiled at DesignCon 2025 | 首款 USB4 v2 PHY IP 接收器亮相 DesignCon 2025

First USB4 v2 PHY IP Receiver Unveiled at DesignCon 2025 | 首款 USB4 v2 PHY IP 接收器亮相 DesignCon 2025

点击视频，观看新思科技 USB4 v2 PHY IP 以 80 Gbps 高速传输数据的演示，它能在最恶劣的信道条件下展现出卓越的 RX 性能，推动了包括边缘 AI 在内的下一代超高性能 USB 产品的发展。

3:14
播放视频 224G PHY IP 支持 2m+ DAC 传输，亮相 2025 年台积公司 OIP 大会

224G PHY IP 支持 2m+ DAC 传输，亮相 2025 年台积公司 OIP 大会

了解2025 年台积公司 OIP 大会上的224G PHY IP 性能表现，通过 2m DAC 实现 PAM4 数据传输，展示前向纠错（FEC）误码率与纠错后无差错链路，为 UALink 和超以太网技术提供横向与纵向扩展连接方案。

1:42

分享本视频

嵌入

Size: x pixels